JS

Prof. Dr.-Ing. Jörg Schulze

Lehrstuhl für Elektronische Bauelemente

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Cauerstraße 6 91058 Erlangen

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    600 °C Operation of a LDMOS Integrated on a 4H-SiC CMOS Platform
    48th MIPRO ICT and Electronics Convention, MIPRO 2025 (Opatija, 2. Juni 2025 - 6. Juni 2025)
    In: 2025 MIPRO 48th ICT and Electronics Convention, MIPRO 2025 - Proceedings
    DOI: 10.1109/MIPRO65660.2025.11131887
  • , , , :
    Empirical Modelling of Tunneling Processes in 4H-SiC Gated Pin-Diodes
    48th MIPRO ICT and Electronics Convention, MIPRO 2025 (Opatija, 2. Juni 2025 - 6. Juni 2025)
    In: 2025 MIPRO 48th ICT and Electronics Convention, MIPRO 2025 - Proceedings
    DOI: 10.1109/MIPRO65660.2025.11131817
  • , , , :
    Electroluminescent Behavior of Defects in 4H-SiC Light Emitting Diodes
    48th MIPRO ICT and Electronics Convention, MIPRO 2025 (Opatija, 2. Juni 2025 - 6. Juni 2025)
    In: 2025 MIPRO 48th ICT and Electronics Convention
    DOI: 10.1109/MIPRO65660.2025.11132079
  • , , :
    Fabrication and Electrical Characterization of Pure Boron on 4H-SiC Junctions
    48th MIPRO ICT and Electronics Convention, MIPRO 2025 (Opatija, 2. Juni 2025 - 6. Juni 2025)
    In: 2025 MIPRO 48th ICT and Electronics Convention
    DOI: 10.1109/MIPRO65660.2025.11132043

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  • KI-Fähigkeiten für Elektroingenieur*innen: Entfachen von KI-unterstützter Innovation

    (FAU Funds)

    Project leader: ,
    Term: 1. Oktober 2024 - 30. September 2025
    Acronym: KI-FUNKEN

  • Analytische Modellierung und Weiterentwicklung von monolithisch integrierten 900 V Silizium RC-Snubbern

    (Projekt aus Eigenmitteln)

    Project leader:
    Term: since 1. Juli 2023
    Abstract

    Eine Verringerung der Schaltzeiten von Leistungshalbleitern isteine wesentliche Maßnahme zur Reduzierung der Schaltverluste inLeistungsmodulen in denen (U)WBG-Transistoren genutzt werden. In konventionellenModulen können jedoch parasitäre Induktivitäten durch hohe Schaltgeschwindigkeitenzu Überspannungsspitzen und „Ringing“-Effekten führen, welche Schäden andererBauelemente im Leistungsmodul zur Folge haben können. Ein dissipativer,monolithisch in Silizium integrierter, RC-Snubber (in Reihe geschalteter Widerstand R und Kondensator C) kann solche Überspannungen absorbierenund Oszillationen effektiv dämpfen, was Schäden verhindern und kürzereSchaltzeiten ermöglichen kann. Solche Si RC-Snubber können direkt in dasLeistungsmodul integriert werden, was die Nutzung konventioneller Modulaufbautenund Wärmemanagement ermöglicht.

    Durch eine Lochstrukturierung des Siliziums kann die effektiveOberfläche und damit die Kapazität des Kondensators vergrößert werden. Bei derAbscheidung der dielektrischen Schichten (Siliziumdioxid, stöchiometrisches und „stressfreies“Siliziumnitrid) auf diese Oberfläche entstehen jedoch hohe thermo-mechanischeSpannungen, welche die Siliziumhalbleiterscheibe verbiegen können und einenProzessierung erschweren oder unmöglich machen. Bei einer Erhöhung der Durchschlagsfestigkeitbei gleichbleibender Integrationsdichte (Kapazität), muss außerdem gleichzeitigdie Dicke der dielektrischen Schicht als auch die Oberflächenvergrößerung, alsoLochtiefe, erhöht werden, was zu noch größeren Spannungen führt. Um dieseProblematik zu lösen, soll in diesem Projekt ein neuer dielektrischer Schichtstapelbestehend aus thermisch gewachsenen Siliziumdioxid und stöchiometrischenSiliziumnitrid so designt werden, dass die mechanischen Spannungen reduziertwerden und eine Herstellung der RC-Snubber mit erhöhter Durchbruchfestigkeit ermöglichtwird. Gleichzeitig soll der Ladungsträgertransport durch die einzelnenSchichten, sowie den gesamten Schichtstapel, inklusive eingefanger Ladungen unddie Verteilung des elektrischen Feldes verstanden und analytisch modelliertwerden.

  • Herstellung und Charakterisierung von SiGeSn-„Pillar“-MOSFETs

    (Projekt aus Eigenmitteln)

    Project leader:
    Term: since 1. Januar 2022
    Abstract

    Abstract (fachliche Beschreibung)

    Herstellung und Charakterisierung von SiGeSn-„Pillar“-MOSFETs

  • Herstellung und Charakterisierung von Bipolarbauelementen auf 4H-SiC a-Plane Wafern zur Funktionalisierung von Siliziumvakanzen für Quantenanwendungen

    (Projekt aus Eigenmitteln)

    Project leader:
    Term: since 1. Oktober 2021
    Abstract

    Abstract (fachliche Beschreibung) des Projektes "Herstellung und Charakterisierung von Bipolarbauelementen auf 4H-SiC a-Plane Wafern zur Funktionalisierung von Siliziumvakanzen für Quantenanwendungen"

  • Towards reliable high-temperature stable SiC CMOS technology - concepts, challenges and solutions

    (Projekt aus Eigenmitteln)

    Project leader:
    Term: since 1. September 2021
    Abstract

    Abstract zu:

    Towards reliable high-temperature stable SiC CMOS technology - concepts, challenges and solutions

  • Optimierung der elektrischen Eigenschaften von 4H-SiC-Leistungshalbleitern mittels „Trench“-Struktur

    (Projekt aus Eigenmitteln)

    Project leader: ,
    Term: since 1. September 2021
    Abstract

    In this work, the influence of a trench structure on the electrical performance of 4H-SiC power diodes is investigated.

    With its outstanding properties like wide bandgap and high critical electrical field strength, silicon carbide (SiC) is a very attractive choice for power semiconductor devices. One of the most common and fundamental devices on SiC are Schottky diodes. To fulfill todays requirements of high performance power modules, continuous development of power devices like SiC Schottky diodes is essential. In their history of development, one key approach was to combine Schottky with PiN diodes, bringing together the advantages of both. These so-called Junction Barrier Schottky (JBS) diodes stand out through their low forward voltage drop with a significant reduced leakage current in reverse-bias compared with their pure Schottky counterparts. Key to reducing the leakage current is to shield the electrical field at the Schottky interface in order to reduce Schottky barrier lowering. However, consuming the Schottky area through PiN regions results in a trade-off between forward and blocking capabilities. For Schottky-diodes, the trenches lead to a significant reduction of the electric field at the Schottky-interface. Compared to commonly used JBS-diodes, the strength of the electric field can be reduced by one order of magnitude. Because of this, the leakage current is reduced by two orders of magnitude. The lowered electric field also allows for the use of a metal with a low Schottky-barrier height on SiC as well as for a higher doping of the epitaxial layer. Both of these changes lead to energy savings when the diode is conducting and therefore to a higher efficiency of the device.

  • Entwicklung einer Technologie zur Herstellung von TaC-basierten Sprühbeschichtungen für die Halbleitermaterialherstellung und -prozessierung

    (Projekt aus Eigenmitteln)

    Project leader:
    Term: since 1. September 2021
    Abstract

    The rapidly expanding SiC market requires the installation of large production capacities for the manufacture of SiC crystals and SiC devices. This is also associated with a large demand for graphite components, which are subject to a great deal of wear during the growth processes of the SiC crystals and epitaxial layers. The introduction of high temperature and corrosion resistant protective coatings based on tantalum carbide (TaC) can help to save resources, deescalate supply shortage and reduce costs. In addition, protective TaC coatings could help improve process stability and thus material quality and yield. This thesis presents the development of an alternative slurry-based spray coating approach which has the advantage over all sorts of different coating technology routes like thermal spraying, electro deposition, carbonization, sol-gel method, sputtering and especially compare to conventional chemical vapour deposition (CVD). With our technology approach it is possible to coat components of any size and geometry, to adjust the coating properties over a wide range, such as thickness, density, composition, and even to repair a component in defective areas after it has been used in application.

    The slurry-based spray coating technology starts with manufacturing a stable suspension, proceeds with creating a homogeneous spray coated layer on top of the graphite substrate with hardly any structural defects like lunkers, etc. and ends with a sintering process to generate the functional TaC coating with distinctive structural and mechanical properties.

    In general, there are three main requirements to the coating as a protective layer itself which should be fulfilled. First, the coating should be homogenous and smooth so there are no weak points for a concentrated assault of reactive gases. Second, a strongly adherent coating is necessary for protection over a certain amount of time, especially in a harsh high temperature environment. Finally, to protect the components to its full extent the coating has to be crack-free, thick, and less porous, to act as a functional separation layer.

    Using the right mixture of selected ingredients, including fine powder with a distinct particle size distribution, water, a dispersing agent, a binding agent and a defoamer, it is possible to create a defect-free spray coating layer on graphite with a perfectly homogenous particle distribution. Due to a fundamental and systematic investigation using graphite materials with different properties, especially open pore morphology, it was possible to identify graphites with surface pore structures which can be coated smooth and homogeneously without any depressions. By using the coating procedure repeatedly, this alternative approach, compared to conventional CVD process, can create thick coatings up to 300µm with hardly to no effort. But thicker coatings tend to delaminate easier if the surface bonding is not sufficient. For that reason, the bonding strength and wear resistance of the coating was tested for different coating thicknesses by a standardized pull-off test and scratch test setup. Another important parameter is the difference in thermal expansion coefficient between the TaC coating and the graphite component which should be as small as possible to avoid cracks, that could also lead in delamination and eventual failure under application environments. The sintering conditions defines the porosity of the coating and is also evaluated.

    To finally evaluate the performance of the coating under real application conditions, small pieces of graphite were coated all around and were put in a reactor chamber to test them under industrial physical vapour transport (PVT) SiC growing conditions. It is demonstrated that the coating on specific selected graphite materials including the right coating properties can withstand the harsh high temperature growing conditions and is also suitable for use in SiC epitaxy. In addition to basic investigations, results on real components as used in the PVT and epitaxy process will also be presented. Results on the variation of process times in the PVT process and the repeated use of coated components are done.

  • Novel Approach to SiC Power Device Fabrication: High-Purity Semi-insulating Substrates Doped by Energy-Filtered Ion Implantation

    (Projekt aus Eigenmitteln)

    Project leader: ,
    Term: since 1. September 2021
    Abstract

    Abstract zu:

    Novel Approach to SIC Power Device Fabrication: High-Purity Semi-insulating Substrates Doped by Energy-Filtered Ion Implantation

  • Modelling Nanomechanical Effects in Advanced Lithographic Materials and Processes

    (Projekt aus Eigenmitteln)

    Project leader: ,
    Term: since 1. September 2021
    Abstract

    Das Forschungsprojekt wird im Rahmen einesLEB-Promotionsvorhabens in Zusammenarbeit mit dem Fraunhofer Institut fürIntegrierte Systeme und Bauelementetechnologie (IISB) bearbeitet.

    The semiconductor electronics field has come a long way in the past century and is only going to grow by leaps and bounds. The very first semiconductor device can be traced back to the rectifier (AC-DC converter)that was invented way back in 1874. The building blocks of today's semiconductor devices are the transistors and they were invented much later in the year 1947 by Bardeen and Brattain at Bell Laboratories, USA. The semiconductor industry has evolved quite a lot since due to various advancements in technology and has transitioned to the integrated circuit (IC) era. These ICs have made their way into a wide variety of electronic products ranging from the humble calculator to electric vehicles (EVs) and also to more advanced technologies like that of a space rocket launch system. The metal-oxide-semiconductor field-effect transistor (MOSFET) is the most commonly used type of field-effect transistor (FET) that makes up current generation ICs. There can be billions of these MOSFETS on microprocessor devices such as the latest one from Apple. The wonderful field of photolithography has made it possible to manufacture these transistors that are known to be the building blocks of semiconductor devices. State-of-the-art clean rooms with very low levels of contamination and newer lithography techniques have allowed for the manufacture of semiconductors in a fewer number of steps to keep up with the demand of the industry.

     The path towards achieving a large number of transistors on a chip has become quite challenging of late due to the processes employed. Smaller features require a light source with a lower wavelength, which in turn can make manufacturing difficult and less predictable. The major bottleneck in the process is now the pattern transfer from the mask to the wafer. This is mainly due to the various chemical, optical and mechanical effects taking place within the photoresist polymer. The feature shapes and contours may not always match the design specifications of the mask due to these effects. Such defects can considerably reduce the throughput of the lithographic system and lead to losses in process productivity and increase costs. Various complex correction measures are employed to help mitigate these defects. Good defect prediction models need to be developed and implemented in order to predict and understand their occurrences. Moreover, defects in modern extreme ultraviolet lithography (EUV) do not scale with the feature size. The defects can therefore be in the range of several nanometers, which make them quite large to neglect. Many of the lithographic simulators do not have the means to correctly and accurately predict all the outcomes of the numerous lithographic processes. Since lithography is a vast field encompassing a number of scientific areas ranging from optical physics, chemistry, mathematics and mechanics, modelling and simulating a complete process till the final stage can be very challenging. Compact models have been used in the past as a compromise to help balance the performance and accuracy requirements in order to suit the needs of the industry. These models however can fall short in terms of accuracy while being quite good when it comes to performance. There is therefore a need to model certain aspects of the lithographic process using rigorously models and combine them with a compact/faster model for certain processes to make a trade-off in the simulator.
      Computational methods can greatly help in better understanding the impact of various process settings on the final outcome of the lithographic process. Process and parameter optimizations can be carried out without spending too much effort and time to get the results. Simulations play a key role in processes that are less deterministic in nature or are influenced by a number of different outcomes. This makes photoresist process simulation quite formidable since it is the final stage of lithographic processing and is therefore influenced by all the prior processes. To maintain pace with the growing demands of the semiconductor industry, more complex or otherwise unexplored aspects of photoresist processing need to investigated. Negative-tone development (NTD) methods in conjunction with bright field masks have become a mainstay in lithography due to various benefits with regards to image contrast and line width roughness (LWR). With the growing usage of the NTD process lithographers are being confronted with a number of challenges. Resists that are subjected to NTD are susceptible to a variety of undesirable effects like shrinkage during the post-exposure bake (PEB), deformation, variable development rates and pattern collapse. These issues need to be tackled or mitigated to help in the further progression of EUVL. A number of simulation models and algorithms need to be developed in order to correctly predict and analyse the defects encountered.
      The main objective of this thesis is to model, simulate and predict a diverse set of nano-mechanical effects seen in photoresist materials. A number of photoresist effects leading to some form of deformation are observed right from the exposure step. A finite element method (FEM) based model is developed to help simulate the shrinkage and volume losses seen in NTD resists. This new model uses a relational principle where the protection group concentration is analogized with the thermal expansion coefficient during the PEB step. Additional fitting parameters like the shrink factor are then used in the model along with the crucial material properties comprising of the Young's modulus, Poisson's ratio and density. The shrinkage affects the critical dimension (CD), height and volume of the final photoresist profile greatly and is the main source of the overall dimensional disparity. The protection group concentration values along with the various light and chemical composition profiles are extracted from simulations performed using the lithography simulator Dr.LiTHO developed at Fraunhofer IISB. The results obtained from this simulator are used as an input to the more rigorous FEM deformation models developed in this thesis. The deformation during PEB also leaves a certain amount of stress and strain within the bulk of the resist which contributes to further deformation during the development step. Another model is developed to help understand this effect seen from experimental data. The standard kinetic development rate model does not capture the influence of strain on the overall development rate. A newer improved version for the development rate which incorporates the impact of strain and prior deformation is established. Strained regions could lead to localized areas with higher development rates that cause variations in CDs and profile contours. A combination of mechanical, chemical and optical proximity effects gives rise to these more complex defects in NTD resists. After development there is a change in boundary conditions, i.e. the resist material is washed away leaving behind a free-standing feature. This free-standing feature depending on the dimensions, shape and feature density can begin to gradually relax due to a gradual decrease in the residual stresses. A model simulating this behaviour is introduced to help predict the extent of sidewall angle and CD changes occurring.
      After the resist undergoes a chemical development, a rinsing of the resist surface is carried out before the final etching step. The chemical developer liquid dissolves parts of the resist and can leave residues on the final pattern above the substrate. The rinse liquid (usually water) is therefore used to get rid of the residual developer present on the resist profile and keep it clear of contaminants. There is however an issue with this procedure which can lead to pattern bending and collapse. There is a possibility that the rinse liquid does not dry evenly due to the shape and layout of the overall pattern. The surface tension of the rinse liquid could in turn cause the resist pattern to collapse. The presence of an underlayer or hardmask in EUVL adds another element of risk to the stability of the pattern. Resist debonding or delamination can be induced as a result of the lack of adhesion with the underlayer. This effect along with pattern bending is modelled for the two most prominent use cases, namely lines and spaces and pillar shaped patterns. Pattern collapse in previous generation deep ultraviolet lithography (DUVL) was mainly caused due to the higher aspect ratios of the patterns which can negatively impact its mechanical stability. In EUVL however, there are a different set of reasons responsible for this problem. Resist features in EUVL however have lower aspect ratios but the material is generally much softer and can also suffer due to lower adhesion with the substrate/underlayer and line width roughness (LWR) arising due to a variety of stochastic effects. The standard model used to simulate pattern collapse in DUVL would therefore not suffice to simulate the same in EUVL. Localized regions of higher aspects ratios and higher feature densities arising from LWR can make the modelling of collapse and feature bending much more challenging. To circumvent this issue, a machine learning based approach was used and a large amount of data was generated to train a network to predict collapse probabilities for resists with varying degrees of roughness emanating due to stochastics. The rough profiles for the one-dimensional lines and spaces feature can be represented by using a combination of power spectral density (PSD) functions with parameters calibrated against experimental data.

  • Modeling and Verification of 4H-SiC TrenchMOS integration using Trench-First-Technology

    (Projekt aus Eigenmitteln)

    Project leader: ,
    Term: since 1. September 2021
    Abstract
    A trench gate MOSFET is a promising alternative power device to the conventional VDMOS structure. In principle, the n+-source and p-well regions are implanted in the entire active area.  Subsequently, trench structures are formed into this implanted area. Whereas maximal alignment accuracy can be obtained, a drawback of trench-last process is the difficulty to control the etching behavior of the implanted 4H-SiC, which is strongly dependent on the doping concentration Therefore, the manufacturing process, in which a formation of trenches is followed by self-aligned n+-source and p-well implantation (trench-first process), is proposed to form curved trench geometry by a reshape process for reducing high dielectric field concentration at trench bottom corners.

    In this work, the design and manufacturing process of devices with trench-first process is investigated based on the modeling by using TCAD process- and device simulation for enhancement of electrical performance. Simultaneously, the research effort in process integration is described with a focus on the process and design activities, e.g., novel trench gate oxide module to obtain the high reliability and interface quality. Overall, this self-aligned trench-first concept offers greater flexibility during the research and development phase.

  • Zu einer zuverlässigen und hochtemperaturstabilen SiC CMOS Technologie - Konzepte, Herausforderungen und Lösungen

    (Projekt aus Eigenmitteln)

    Project leader: ,
    Term: since 1. September 2021
    Acronym: HT CMOS
    Abstract

    Temperaturbereiche von Raumtemperatur bis zu 500 °Cdurchgehend betreiben zu können stellt viele Herausforderungen an die Bauelemente unddie Technologie, mit denen sie hergestellt wurden. Da diese aktuell noch nichtkomplett gelöst sind, müssen mehrere Punkte im Vergleich zum derzeitigen Standverbessert werden. 

    Der elektrische Kontakt zwischenSiC und der Metallisierung muss über den gesamten Temperaturbereich und fürNMOS und PMOS ohmsches Verhalten vorweisen. Dafür werden auch dieKontaktlochgrößen, die Materialien des Kontaktmetalls und derSilizidierungsprozess relevant. Die Metallisierungs- und Passivierungsschichtenmüssen raue Umgebungen einschließlich hoher Temperatur aushalten können.Idealerweise muss eine zweite Metallschicht verfügbar sein, um komplexereintegrierte Schaltungen verbinden zu können. Zudem muss die Technologieabhängig von speziellen Anforderungen von Kunden oder Bauelementen in bestimmtem Maße anpassbar sein, ohne die Zuverlässigkeit einzuschränken. Einsolches Beispiel wäre die Anpassung der Einsatzspannung. Alle genannten Punktemüssen gelöst werden, um die Technologieplattform für weiterführendewissenschaftliche Untersuchungen zur Verfügung zu stellen. Zudem können damit verschiedene Sensorarten, inklusive Auswerteelektronik auf dem gleichen Chip, hergestellt werden, die beispielsweise in Gasturbinen oder Flugzeug- und Raketentriebwerken unterschiedliche Parameter überwachen.

    Diese Arbeit soll eine 4H-SiCTechnologie für die Herstellung von hochtemperaturstabilen CMOS Bauelementenermöglichen. Dazu werden bestehende Herstellungsmodule erweitert und zusätzliche erstellt,die modular in den Gesamtprozess integrierbar sind. Es werden Prozesskontrollstrukturenund einfache Transistoren hergestellt und charakterisiert und Material- undBauelementkenngrößen zu ermitteln und optimieren.

  • Growth and Curvature Modelling of GaN-on-Si(111) for Vertical Power Devices

    (Projekt aus Eigenmitteln)

    Project leader:
    Term: since 1. September 2021
    Abstract
    Vertical power devices based on GaN-on-Si(111) potentially offer several advantages over their lateral counterpart, i.a., superior thermal management, higher reliability, and the capability of achieving high breakdown voltage and current density without increasing the chip size [1]. In addition, Si is attractive, due to the large diameter availability, low cost and good thermal conductivity compared to other substrates. However, for device operation at high voltage (> 1 kV), several micrometers of high quality GaN must be deposited. This is a major challenge as lattice and thermal mismatch lead to severe wafer curvature and eventually cracks if not properly controlled. Further, a wafer bow < ±50 µm is required for processing in a conventional CMOS line [2]. In case of substrate diameters beyond the state of the art this issue becomes even more critical, since the bow typically increases with the square of the wafer diameter. Recently the market trend for GaN-on-Si(111) is moving from 150 mm to 200 mm and development towards 300 mm is visible. Thus, a further optimized epitaxy and a model to predict the wafer bow is essential.  
    The target of this thesis is to provide GaN-on-Si(111) epi-stacks grown on 8” substrates which have the desired properties to fabricate power transistors with a breakdown voltage of ~1200V and a specific on-resistance of < 4 mΩ cm2. In addition, a curvature model will be developed to predict the curvature evolution during growth and after cooling based on the epitaxy process. [1] Y. Zhang, M. Sun, Z. Liu, D. Piedra, H. Lee, F. Gao, T. Fujishima, T. Palacios, IEEE Trans. Electron Devices, 60, 2224–2230 (2013). [2] M. Ishida, T. Ueda, T. Tanaka, D. Ueda, IEEE Trans. Electron Devices, 60, 3053–3059 (2013).

  • Funktionalisierung des Tunneleffekts für neuartige Leistungstransistorkonzepte

    (Projekt aus Eigenmitteln)

    Project leader:
    Term: since 1. September 2021
    Abstract
    Abstract (fachliche Beschreibung), intern

    Funktionalisierung des Tunneleffekts für neuartige Leistungstransistorkonzepte

  • Simulation of high-NA EUV lithography

    (Projekt aus Eigenmitteln)

    Project leader: ,
    Term: since 1. September 2021
    Acronym: EUV
    Abstract

    Abstract zu:

    Simulation of high-NA EUV lithography

  • An Approach for the Characterization of the Adhesion Strength Degradation of Semiconductor's Thin Film Metallizations

    (Projekt aus Eigenmitteln)

    Project leader: ,
    Term: 1. September 2021 - 30. September 2023
    Abstract

    Die Dünnschichtmetallisierung ist eine Schlüsselstruktur von Halbleiterbauelementen, die die Bondbarkeit der Chips auf den Schaltungsträgern gewährleistet und die elektrische und mechanische Zuverlässigkeit der Verbindungen direkt beeinflusst. Eines der Zuverlässigkeitsprobleme der Dünnschichtmetallisierung ist die Delamination aufgrund der nachlassenden Adhäsionskraft im Betrieb. Um das Degradationsverhalten der Dünnschichtmetallisierung zu untersuchen, muss ihre Haftfestigkeit quantitativ charakterisiert werden.

    In einer früheren Studie wurde eine kürzlich entwickelte Methode, die Cross-Sectional Nanoindentation (CSN), verwendet, um die Haftfestigkeit der spröden Dünnschicht quantitativ zu charakterisieren. Mit Hilfe der elastischen Platte-Theorie kann die Freisetzungsrate der Dehnungsenergie der Dünnschicht, d. h. die erforderliche spezifische elastische Dehnungsenergie, die zur Delamination führt, berechnet werden. Aufgrund der hohen Duktilität des Metalls ist die derzeitige Technologie jedoch nicht für die Metallisierung von Dünnschichten geeignet.

    In diesem Projekt wird ein kombinierter experimenteller und numerischer Ansatz entwickelt. Im Experiment wird die Dünnschicht mit CSN getestet und ihr Delaminationsverhalten statistisch analysiert. Im Finite-Elemente-Modell wird die plastische Dissipation der Dünnschicht während der Delamination separat berücksichtigt. Mit Hilfe der CSN-induzierten Rissprofile aus dem Experiment können die Parameter des Kohäsionszonenmodells in der Simulation, die die Adhäsionsfestigkeit der Dünnschicht beschreiben können, invers identifiziert werden. Schließlich wird mit diesem Ansatz das Degradationsverhalten der Haftfestigkeit eines Standard-Dünnschichtsystems bei Temperaturwechsel-Test untersucht und charakterisiert.

  • Alternatives Herstellungsverfahren von flexiblen Interconnects basierend auf dem Island-Bridge-Konzept

    (Projekt aus Eigenmitteln)

    Project leader:
    Term: since 1. September 2021
    Abstract

    Für den Aufbau flexibler Elektronik ist die Strukturierung der metallischen Leiterbahnen von großer Bedeutung. Es werden mehrere Konzepte mit unterschiedlicher Komplexität verwendet. Allen Konzepten ist gemeinsam, dass sie L0 erhöhen und damit die Belastung reduzieren. Das Insel-Brücken-Konzept ist eine bekannte Möglichkeit und wird oft mit geknickten, bogenförmigen Verbindungen (Brücke) verwendet. Die Biegung der Brücke kann erreicht werden, indem die Inseln zusammen mit den Metallstrukturen auf ein vorgedehntes flexibles Substrat montiert werden und die Dehnung anschließend aufgehoben wird, so dass die Verbindungen teilweise angehoben werden und eine Bogenform bilden. Wenn die Brücken eine ausreichende Höhe im Mikrometerbereich haben, ist es möglich, den Bogen in den Graben, der die Inseln trennt zu hineinzulegen. Alternativ wird vor dem eigentlichen Prozess für die elektronischen Bauelemente ein dehnbares Substrat mit einer wellenförmigen Oberfläche hergestellt. Aus beiden Möglichkeiten geht hervor, dass ein schwieriger Transferprozess oder ein zusätzlicher Herstellungsprozess erforderlich ist.

    Ziel dieser Arbeit ist es, einen alternativen Produktionsweg auf der Grundlage des Insel-Brücken-Konzepts zu entwickeln, bei dem die freistehende Verbindung in die Tiefe des Grabens verlegt und die Herstellung in die Standard-Silizium-Planar-Technologie integriert wird.

    Die so hergestellten Arrays kombinieren einfaches Formdesign mit den Vorteilen des Insel-Brücken-Konzepts. Zum ersten Mal ist die Herstellung von gewölbten Metallstrukturen vollständig in ausgereifte Standardproduktionsschritte integriert, ohne dass ein schwieriger Transfer der Struktur auf ein dehnbares Substrat oder die zusätzliche Vorproduktion eines speziellen gewölbten Substrats erforderlich ist.

  • Physikalische Modellierung mikrospektroskopischer Messungen zur Charakterisierung von optischen Schichtsystemen

    (Projekt aus Eigenmitteln)

    Project leader:
    Term: since 1. Mai 2021

  • Deep learning applications for EUV lithographic imaging

    (Projekt aus Eigenmitteln)

    Project leader: ,
    Term: since 1. Februar 2021
    Abstract

    The purpose of this project is to explore the capabilities of deeplearning models for EUV lithography simulations and utilize them to speed-up avariety of computationally intensive applications. An objective of this project is the developmentof accurate and efficient data driven deep learning models for EUV lithographicimaging. The developed deep learning models are applied to EUV lithography settings including demonstration of potential advantages and comparison compared to rigorous physical simulation models. Furthermore, optimizations of the deep learning model’s data efficiency to minimize the training data requirement for EUV data using techniques such transfer learning and data selection are investigated. The developed frameworks are also applied for experimental data, including SEM images of wafers. This project also involves a demonstration of perspectives of deep learning models for computationally intensive optimization techniques such Source Mask Optimization (SMO), mask biasing or Optical Proximity Corrections (OPC).

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  • Prozessoptimierung zur Ausbeuteerhöhung von unipolaren 4H-SiC-Leistungsbauelementen

    (Projekt aus Eigenmitteln)

    Project leader: ,
    Term: 1. Januar 2020 - 6. März 2025
    Abstract

    Ausbeute spielt eine wichtige Rolle in der Halbleiterindustrie. In denletzten Jahren entwickelte sich auf dem Markt fürLeistungshalbleiterbauelemente ein immer stärker wachsender Anteil derHalbleitermaterialsystemen mit weiter Bandlücke, insbesondere Siliciumcarbid(SiC). Aufgrund seiner diversen Vorteile wird SiC immer wichtiger in derLeistungselektronik. In dieser, im Vergleich zur Silicium-Technologie, nochjungen Technologie, gibt es noch einige Mechanismen, die zu verringerterAusbeuten und verringerter Bauelement-Lebensdauer führen. Aufgrund derschnellen Weiterentwicklung sowie der speziellen Materialeigenschaften von SiC,ist vor allem die Ausbeute bei der Fertigung (und auch die Zuverlässigkeit derBauelemente) ein kritischer Faktor für eine effektive Kommerzialisierung vonSiC-basierten Leistungsbauelementen.

    In dieser Arbeit werden unterschiedliche Aspekte der Ausbeuteerhöhung inder SiC Technologie beleuchtet. Dabei wird der Einfluss von unterschiedlichenPhänomenen bewertet und bezüglich ihrer Bedeutung eingeordnet. Ein wichtigerBestandteil der Analyse ist die Einbeziehung von Epitaxie-Defekten, derenEinfluss auf die Bauelementeigenschaften zum einen bekannt sein muss, um andereEffekte korrekt zu bewerten, zum anderen mit Fertigungsprozessen und derenProzessergebnissen in der VDMOS Technologie wechselwirken können. Es konntegezeigt werden, dass die untersuchten Punkte in Bezug auf die Qualität undQuantität speziell für die SiC-Technologie relevant sind. Die gefundenenEinflüsse betreffen die Auswirkungen von Epitaxie-Defekten auf das Sperr- und Durchlassverhaltenbei PiN-Dioden und den Effekt von Punktdefekten im SiC-Kristall auf Kanal- undSperreigenschaften durch Kompensationseffekte. Weiterhin die Abhängigkeiten derBauelementperformance und Prozessrobustheit vom Zell-Design in der VDMOS Technologie,vor allem im Zusammenhang mit durch Fehljustierung erzeugten Kurzkanaleffekte, sowiedie Auswirkungen von Epitaxie-Defekten und dem Gateoxid-Prozess auf dieAusbeute und Zuverlässigkeit des Gateoxids in der VDMOS Technologie. Zusätzlichwerden mögliche Gegenmaßnahmen aufgezeigt, um die Auswirkungen dieser Effektezu reduzieren und die Robustheit des Herstellungsprozesses zu erhöhen.

  • Monolithisch integrierter Überstromschutzschalter basierend auf 4H-SiC JFET Technologie

    (Projekt aus Eigenmitteln)

    Project leader: ,
    Term: since 1. August 2019
    Acronym: SiC-DCBreaker
    Abstract

    Im Rahmen des Forschungsprojekts soll eine halbleiterbasierte elektrische Sicherung entwickelt, hergestellt und charakterisiert werden. Hierfür wird zunächst mithilfe von analytischer und numerischer Modellierung eine (Bauelement-) Zelltopologie konzipiert, die zur monolithischen Integration des Prinzips "thyristor dual" geeignet ist. Da JFETs für die Umsetzung des "thyristor dual" von Vorteil sind, wird im Anschluss die Realisierbarkeit einer 4H-SiC JFET Technologie innerhalb der am LEB/IISB zur Verfügung stehenden Reinraumumgebung nachgewiesen. Die in diesem Zuge entwickelte JFET Technologie wird zur Herstellung von Prototypen verwendet, welche dann der elektrischen Charakterisierung des neuartigen Sicherungskonzeptes dienen. Die quasi-statischen und transienten Eigenschaften der Prototypen werden im finalen Schritt denen der Simulationsmodelle und des Standes-der-Technik gegenübergestellt und diskutiert.

  • Empirisches Modell zur Bildung von nickelbasierten Ohmkontakten auf n-Typ 4H-SiC durch Laserbearbeitung

    (Projekt aus Eigenmitteln)

    Project leader: ,
    Term: since 1. März 2017
    Abstract
    Im Rahmen dieser Arbeit wurden nickelbasierte ohmsche Kontakte auf der C-Seite von n-dotierten 4H-SiC-Substraten unter Verwendung eines Kurzzeitpulslasers hergestellt, elektrisch charakterisiert und analytisch untersucht, um die zugrundeliegenden Bildungsmechanismen im Vergleich zum klassischen RTP zu verstehen. Um von der beim Einlegieren verwendeten Energiedichte Rückschlüsse auf die vorherrschenden Temperaturen zu erhalten, wurde eine thermische Simulation in COMSOL erstellt. Damit ist es möglich die Silizidierungsmechanismen während der Laserbearbeitung temperaturabhängig und damit anlagenunabhängig zu beschreiben.